- 探討實現低相位噪聲及高速頻率切換的共存方案
- PLL 采用基于混頻器的鑒相器
- 采用標準兩點調制生成寬頻帶、寬頻偏調制
接收機質量和測試儀速度的提高對信號發生器性能提出了更為嚴苛的要求。隨著頻譜日益擁擠，通信行業必須開發新的調制技術，提高組件測試速度和性能及生產能力。因此，現在比以往更加需要經濟高效的高質量信號源解決方案。
和汽車到手機的演變類似，信號發生器的性能不斷提高而價格卻日益走低，客戶和消費者不斷要求獲得更多的功能和性能且希望價格更低。
RFIC 設計和手機生產測試要求信號源降低相噪，加快頻率切換速度，這種要求通常來說是矛盾的。因此一般而言，性能優化往往只能針對其中一種要求或另一種要求，很少能夠同時滿足兩種要求。Aeroflex S-Series信號發生器采用了具有特點的頻率合成器設計[圖1]同時優化兩方面的性能，在頻率切換時間小于100 μs的同時，1 GHz典型相噪低至-135 dBc/Hz，頻偏20-kHz [圖2]。
現代器件技術的進步實現了頻率合成器設計的小型化和簡單化，與前代產品相比，其尺寸和成本都有大幅的下降。在信號發生器體積更小、重量更輕的同時，其功能還可以隨著產品的發展不斷進行擴展。本文重點介紹這種頻率合成器的設計原理及其對輸出信號帶來的影響。
多環頻率合成器
多環頻率合成器設計具有更寬的頻率范圍 (高達6 GHz)和極高的頻率分辨率。這種特殊設計[圖2]采用兩個鎖相環 (PLL)。一個提供可按粗調步長在所需范圍內進行步進調整的高頻、低噪聲 RF 信號。直接數字頻率合成器 (DDS) 提供可在粗調步長內內插進行精密頻率分辨的低頻信號。兩種信號輸入第二個 PLL 生成最終輸出信號。
低噪聲高頻信號源
盡管聲表面波 (SAW) 振蕩器一直是 1GHz 頻段低噪聲信號源，但采用倍增大功率 VHF 晶振仍是最好的方法。問題是高頻晶振可以降低噪聲，但會加大內插步長難度，低頻晶振可以縮小步長，但會造成噪聲成倍增加。為了解決這種矛盾，采用135MHz晶振和小數乘法器，信號頻率范圍967 MHz到1350 MHz，步長22.5 MHz，與 22.5MHz 晶振相比，采用135MHz晶振時本底噪聲可改善16 dB。
晶振設計人員面臨相互矛盾的要求。良好相位噪聲需要大功率，縮小調諧范圍。受測試儀生命周期晶振老化的影響，壓控晶體振蕩器 (VCXO) 鎖定特定頻率需要小功率和較寬的調諧范圍。解決辦法是采用大功率振蕩器降低噪聲，以數字方式處理晶振老化。135MHz晶振是 10MHz標準參考頻率相位比較振蕩器，可產生精確的頻率輸出。內插頻率合成器動態編程實時修正頻偏。
內插頻率合成器
內插頻率合成器高頻信號調諧范圍11.25 MHz至內插22.5MHz。輸出環路可加減頻率，因此所需范圍僅為粗調步長的一半。這種內插頻率合成器的其他基本功能包括：
精密 0.01Hz 合成器分辨率范圍可倍增到 6 GHz，
偏置 VCXO 額定頻率偏差
應用寬頻帶 FM。
720MHz 壓控聲表面波振蕩器 (VCSO) 是10MHz 基準頻率鎖相振蕩器，用作DDS時鐘。頻率合成器生成非調制 CW 時，通過增加一級 720MHz 信號，進一步降低 DDS 輸出已經很低的假信號，濾除低頻微小偏差。這種情況下，頻率范圍為 22.5 MHz 至33.75 MHz。當需要頻率合成器生成寬頻偏 FM 信號時，額定內插頻率范圍由33.75 MHz 變為 45 MHz，內插信號可在 ±10 MHz 范圍內浮動，實現寬頻偏。DDS 輸出用于直接將頻率范圍由 23.75 MHz (33.75 MHz - 10 MHz) 變為 55 MHz (45 MHz + 10 MHz)。
輸出加法環路
輸出環路將兩個低噪聲信號相加。本底低噪聲壓控振蕩器 (VCO) 額定頻率范圍500 MHz至 667 MHz 增加一倍，達到 1000 MHz 至 1333 MHz。這個信號與低噪聲高頻信號混合。然后，利用差頻對內插信號進行相位比較。鑒相器輸出經低通濾波后，通過反饋控制 VCO 構成完整的 PLL。
倍頻程頻率合成器一般采用 VCO 庫覆蓋輸出范圍，因為低噪聲倍頻程調諧范圍不是直接完成的。為實現所需調諧范圍，可將 1/3倍頻程 VCO 放大3、4或5倍覆蓋一個倍頻程。
這種乘法器采用噪聲低于以前設計的方法。1000MHz 至 1333MHz 信號可再放大一倍，達到 VCO 頻率的4倍。這個信號可用來直接生成4倍輸出，或與本底 VCO 信號混合生成3倍和5倍 VCO 頻率。可調帶通濾波器選擇上、下邊帶。這種采用倍增器加混頻器的方法可保證整個倍增頻率范圍內的噪底低于采用其他方法。
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快速頻率切換的實現及其設計
實現 100 µs 內完成頻率轉換，同時保持低噪聲進一步提出了許多挑戰。頻率合成器至預調 VCO 和頻率可調變容二極管帶通濾波器存在多處模擬電壓。足以靈活地在幾微秒內完成電壓調諧，且保持噪聲低于幾毫微伏，切換后無飄移是相互矛盾的要求。我們的方法是嚴格篩選并選擇低噪聲 DAC、帶寬可變無源濾波器和介電吸收系數低的濾波器電容。
小數乘法器和輸出加法環路中的 PLL 采用基于混頻器的鑒相器。雖然本底噪聲很低，但它們的缺點是捕獲范圍有限，這是保證 PLL 環路帶寬的必要條件。搜索振蕩器等傳統鎖相方法對于這種應用來說速度太慢。當粗調預設相位將 VCO 頻率調整到正確范圍后，可在鎖相之前采用數字鑒相技術 (已申報專利) 精確調整 VCO。FPGA 比較鑒相器兩個信號的頻率，通過修改預設電壓將 VCO 調整到正確頻率。
由于 PLL 最小帶寬為 200 kHz，當 VCO 極為接近鎖定時，可以非常迅速鎖定設定頻率，頻率設定可達到 100 µs 的 0.1 ppm。1-GHz 載波頻率的誤差范圍僅為 100 Hz。
頻率調制
頻率合成器采用標準兩點調制生成寬頻帶、寬頻偏調制。FM 系統可利用先進的低成本數字處理技術設置整個 FM 增益，匹配兩個內部校準通道的增益和延遲。調制信號可同時加給輸出 VCO 和內插頻率合成器。由于同時變化，輸出 PLL 在鑒相器處無誤差。AC 和 DC 輸入耦合，以及相位調制也可以采用數字化方式處理。
