【導(dǎo)讀】近日，Xilinx發(fā)布了兩則重要消息：一是首款20nm FPGA投片，另一個則是其宣布采用的一種全新的架構(gòu)——UltraSCALE，在FPGA中加入重要的ASIC技術(shù)，并會按重要客戶的需求來預(yù)設(shè)計，這將給業(yè)界高端芯片帶來一次重組與洗牌。
近日，可編程器件領(lǐng)導(dǎo)廠商Xilinx發(fā)布了兩則對于半導(dǎo)體業(yè)來說相當(dāng)重要的消息：一是首款20nm FPGA投片，這是除英特爾外首個在第三方代工廠投片的20nm高端芯片；而另一個我認(rèn)為更重要的是Xilinx宣布采用了一種全新的架構(gòu)——UltraSCALE，在FPGA中加入重要的ASIC技術(shù)，并會按重要客戶的需求來預(yù)設(shè)計，這是直指ASIC/ASSP最核心的極高端應(yīng)用，這可能帶來一次業(yè)界在高端芯片的重組與洗牌。
Xilinx這個大變革的背后是，谷歌、Facebook、騰訊、百度和阿里等互聯(lián)網(wǎng)大數(shù)據(jù)公司都開始尋求自已定制核心芯片，而不會購買標(biāo)準(zhǔn)的商業(yè)芯片，因為他們的最核心的競爭力就在數(shù)據(jù)信息的把控。FPGA中加入重要的ASIC技術(shù)，突破了傳統(tǒng)FPGA在系統(tǒng)吞吐量上的瓶頸，但是又比ASIC靈活，研發(fā)速度快，這種全新的架構(gòu)將受到這些互聯(lián)網(wǎng)大數(shù)據(jù)巨頭的青睞。當(dāng)然，除了這些互聯(lián)網(wǎng)巨頭外，傳統(tǒng)的設(shè)備廠商也需要快速定制網(wǎng)絡(luò)核心的芯片，因為他們的客戶——電信運營商/網(wǎng)絡(luò)運營商也需要大量定制，但是傳統(tǒng)ASIC的方式在半導(dǎo)體工藝進(jìn)入20nm后，沒有量的支持成本根本無法負(fù)擔(dān)，所以，這種FPGA中融入ASIC的方式正好滿足了新形成下的需求。
圖1：Xilinx對UltraScale架構(gòu)進(jìn)行了數(shù)百項設(shè)計提升，加入重要的ASIC技術(shù)
UltraScale架構(gòu)在完全可編程架構(gòu)中應(yīng)用尖端的ASIC技術(shù)，能從20nm平面FET擴(kuò)展至16nm FinFET甚至更先進(jìn)的技術(shù)，并可從單芯片電路擴(kuò)展為3D IC。UltraScale架構(gòu)不僅可以解決傳統(tǒng)FPGA系統(tǒng)總吞吐量擴(kuò)展和時延方面的局限性，而且還能直接突破高級節(jié)點上的頭號系統(tǒng)性能瓶頸，即互連問題。它是如何實現(xiàn)的呢？
首先，提供了類似ASIC的時鐘功能。
UltraScale架構(gòu)中可提供類似ASIC的多區(qū)域時鐘功能，使得設(shè)計人員現(xiàn)在可以將系統(tǒng)級時鐘放在整個晶片的任何最佳位置上，從而使系統(tǒng)級時鐘歪斜降低多達(dá)50%。將時鐘驅(qū)動的節(jié)點放在功能模塊的幾何中心并且平衡不同葉節(jié)點時鐘單元(leaf clock cell)的時鐘歪斜，這樣可以打破阻礙實現(xiàn)多Gb系統(tǒng)級性能的一個最大瓶頸。UltraScale架構(gòu)的類似ASIC時鐘功能消除了時鐘放置方面的一切限制并且能夠在系統(tǒng)設(shè)計中實現(xiàn)大量獨立的高性能低歪斜時鐘資源，而這正是新一代設(shè)計的關(guān)鍵要求之一。這是與前幾代可編程邏輯器件所采用的時鐘方案的最大不同之處，而且實現(xiàn)了重大改進(jìn)。
其次，提供了新一代路由：以應(yīng)對大數(shù)據(jù)時代網(wǎng)絡(luò)中心的海量數(shù)據(jù)流挑戰(zhàn)。
對于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求而言，互連問題已經(jīng)成為影響系統(tǒng)性能的頭號瓶頸。
我們來做個類比。位于市中心的一個繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車輛正試圖掉頭，所有交通車輛試圖同時移動。這樣通常就會造成大堵車。現(xiàn)在考慮一下將這一十字路口精心設(shè)計為現(xiàn)代化高速公路或主干道，情況又會如何。道路設(shè)計人員設(shè)計出了專用坡道（快行道），用以將交通流量從主要高速路口的一端順暢地疏導(dǎo)至另一端。交通流量可以從高速路的一端全速移動到另一端，不存在堵車現(xiàn)象。下面的兩幅圖說明了這一觀點：
圖2：提供了新一代路由：以應(yīng)對大數(shù)據(jù)時代網(wǎng)絡(luò)中心的海量數(shù)據(jù)流挑戰(zhàn)
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Xilinx為UltraScale架構(gòu)加入了類似的快速通道。這些新增的快速通道可供附近的邏輯單元之間傳輸數(shù)據(jù)，盡管這些單元并不一定相鄰，但它們?nèi)酝ㄟ^特定的設(shè)計實現(xiàn)了邏輯上的連接。這樣，UltraScale架構(gòu)所能管理的數(shù)據(jù)量就會呈指數(shù)級上升，如下圖所示。
圖3：UltraScale架構(gòu)所能管理的數(shù)據(jù)量呈指數(shù)級上升
通過UltraScale架構(gòu)提供的高布線效率從根本上完全消除了布線擁塞問題。結(jié)果很簡單：只要設(shè)計合適，布局布線就沒有問題。這樣也使器件利用率達(dá)到90%以上，且不降低性能或增加系統(tǒng)時延。
第三，實現(xiàn)了快速、智能的處理
從噪聲中提取更多信號，創(chuàng)建更加逼真的畫面，以及應(yīng)對無止境的數(shù)據(jù)包流量增長，所有這些都在對智能處理性能提出更高要求。與此同時，還要將成本控制在規(guī)定的預(yù)算范圍內(nèi)，這樣就給設(shè)計帶來了諸多實際限制。簡言之，市場需要以更少的成本實現(xiàn)更高的系統(tǒng)性能，這是大多數(shù)電子產(chǎn)業(yè)永恒不變的趨勢。
UltraScale架構(gòu)最新的27x18位乘法器和雙加法器以及關(guān)鍵路徑優(yōu)化功能顯著提升了定點和IEEE 754標(biāo)準(zhǔn)浮點算法的性能與效率。UltraScale架構(gòu)能夠讓雙精度浮點運算的資源利用率實現(xiàn)1.5倍的效率提升，并具有更多的DSP資源數(shù)量，因此可以滿足新一代應(yīng)用在TMAC處理性能和集成方面的要求，并實現(xiàn)最優(yōu)價格點。
UltraScale架構(gòu)經(jīng)過專門優(yōu)化，可解決以數(shù)百Gbps速率運行的包處理功能有關(guān)的關(guān)鍵路徑瓶頸問題，這些功能包括：誤差校正與控制（ECC）、循環(huán)冗余校驗（CRC）以及前向糾錯（FEC）。增強(qiáng)型DSP子系統(tǒng)，與硬化的100 GbE MAC和Interlaken接口以及賽靈思SmartCore 包處理與流量管理IP完美結(jié)合在一起，采用最佳封裝，能夠?qū)崿F(xiàn)線速高達(dá)數(shù)百Gbps的包處理功能。
第四：努力滿足新一代系統(tǒng)的系統(tǒng)級功耗要求
建立在原有低功耗All Programmable邏輯器件之上，UltraScale架構(gòu)通過半導(dǎo)體工藝以及通過芯片與軟件技術(shù)實現(xiàn)的寬范圍靜態(tài)與動態(tài)電源門控還可將系統(tǒng)總功耗降低至賽靈思7系列FPGA（業(yè)界最低功耗的All Programmable器件）的一半。
圖4：采用UltraScale架構(gòu)實現(xiàn)最低總功耗
降低功耗對設(shè)計人員來說意味著兩件事：（1）更低的功耗預(yù)算和散熱管理要求；（2）更高的速度。這兩點對滿足新一代應(yīng)用不斷提高的要求極為重要。
綜上所述，全新的FPGA+ASIC架構(gòu)，與之前的固化在FPGA中的一些加速器完全不同，它是對整個架構(gòu)的改革。新一代基于UltraScale架構(gòu)的FPGA將會迎接以下這些最新應(yīng)，包括： 帶智能包處理和流量管理功能的400G OTN；帶智能波束形成功能的4X4混合模式LTE和WCDMA無線電；帶智能圖像增強(qiáng)與識別功能的4K2K和8K顯示屏 ；用于智能監(jiān)視與偵查(ISR)的最高性能系統(tǒng) ；數(shù)據(jù)中心使用的高性能計算應(yīng)用等。
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